Trójwymiarowe obwody zintegrowane oparte na TSV

Podstawowym celem technologii zintegrowanego obwodów zintegrowanego 3D jest przełamanie fizycznego limitu 2D przez pionowo układające układy, a jednocześnie spełnia kompleksowe wymagania dotyczące wysokiej gęstości, wysokiej wydajności, wysokiej niezawodności i niskiego kosztu .

Aby to osiągnąć, proces ten musi skoncentrować się na optymalizacji technologii przecięcia poprzez SILICON za pośrednictwem (TSV), w tym na zastosowaniu macierzy TSV o małej średnicy w celu zminimalizowania obszaru chipów i zwiększenia przepustowości transmisji danych, jednocześnie zmniejszając wysokość TSV i pojemność pasożytów, aby zaspokoić potrzeby szybkiego i niskiej prędkości . w dodaniu termicznego zarządzania termicznego, aby zwiększyć zdolność do dyspozycji oddziaływania. stabilność termodynamiczna i elektryczna oraz zapewnić kompatybilność trójwymiarowego zintegrowanego procesu z procesami front-end i zaplecza (FEOL/BEOL) w celu zmniejszenia zaburzeń procesu .

Typowy proces wytwarzania TSV (Cu) TSV obejmuje trawienie przez otwór, osadzanie warstwy izolacji, warstwy adhezji i osadzanie warstwy bariery dyfuzyjnej, przygotowanie warstwy nasion i materiały miedziane wypełnione galwozorem, a następnie musi połączyć przerzedzenie wahadła krzemowego, wysokie wyrównywanie i technologię wiązania i wiązania wiązania, znanej, znanej, znanej, znanej, znanej, znanej, znanej, znanej, znanej, znanej, znanej, znanej, znanej, dobrodzin, znanej, dobrodziejskiej, wiązanej technologii. (KGD) Strategie badań i heterogenicznego układania matrycy wymagają procesu równoważenia wydajności, wydajności i kosztów promowania ewolucji technologii integracji 3D z aplikacjami na dużą skalę .

W tym artykule przedstawiono głównie odpowiednią wiedzę o zintegrowanych obwodach 3D opartych na TSV, które są opisane w następujący sposób:

Klasyfikacja sekwencji produkcji TSV i charakterystyka procesu

Trójwymiarowa metoda układania układu zintegrowanego

Trójwymiarowe zintegrowane wiązanie obwodu

Klasyfikacja sekwencji produkcji TSV i charakterystyka procesu

Zgodnie z położeniem TSV (przez shilicon przez) w procesie zintegrowanego obwodu, jego sekwencja produkcyjna można podzielić na trzy kategorie: za pośrednictwem pierwszego, przez środkową i przez ostatnie . Poniżej znajdują się podstawowe różnice i kluczowe punkty techniczne trzech rodzajów procesów:

1. przez najpierw

Sekwencja procesu: TSV jest wytwarzane przed procesem Front-end CMOS (FEOL), to znaczy trawienie TSV, osadzanie warstwy izolacyjnej i wypełnienie materiałów przewodzących (takie jak polisilicon lub wolfram) są ukończone na pustym ważeniu krzemowym, a następnie tranzystory i warstwy połączeń są wytwarzane .}}}

Cechy podstawowe: Wybór materiału: Musi wytrzymać wysokie temperatury powyżej 1000 stopni (takie jak Polysilicon, Tungsten), aby uniknąć uszkodzenia struktury TSV w kolejnym procesie CMOS .

Połączenie: TSV jest powiązane z pierwszą warstwą metalu (M1) przez wtyczkę wolframową, a sąsiedniej warstwy TSV nie można bezpośrednio łączyć, więc należy przejść przez płaską warstwę połączenia .

Zalety: Uproszczony proces (brak potrzeby bariery dyfuzyjnej/warstwy nasion), dobre dopasowanie termiczne (Polysilicon CTE jest blisko krzemu), obsługa wysokiego współczynnika kształtu TSV (powyżej 20: 1) .

Ograniczenia: Wysoka rezystywność (oporność na polisilicon/wolfram jest znacznie wyższa niż miedź), duża średnica TSV (1 ~ 5 μm), ograniczona elastyczność .

2. przez MiddleProces

Sekwencja procesu: TSV jest wytwarzany po zakończeniu procesu Front-end CMOS (FEOL), a proces zaplecza (BEOL) jest zakończony, to znaczy TSV jest wstawiany po wyprodukowaniu tranzystora i TSV jest wstawiany przed wielowarstwowym interkonectem .}

Kluczowe funkcje:

Wybór materiału: Preferowane jest wypełnienie miedzi (Cu) z doskonałymi właściwościami elektrycznymi (niski opór, niska pojemność pasożytnicza), ale wymagana jest złożona warstwa bariery dyfuzyjnej, aby zapobiec zanieczyszczeniu miedzi .

Połączenie: TSV jest bezpośrednio powiązane z warstwą M1, która zapewnia wysoką elastyczność projektową, ale wymaga zoptymalizowanego procesu CMP (wysoka selektywność do usuwania miedzi bez uszkodzenia wtyczki wolframowej) .

Zalety: Kompatybilne ze standardowym procesem CMOS, współczynnik kształtu TSV jest jednolity, obsługuje połączenia metalowe o wysokiej warstwie (takie jak MN) i nadaje się do wymagań o wysokiej wydajności .

Ograniczenia: Współczynnik rozszerzalności cieplnej (CTE) miedzi jest bardzo różny od krzem, co jest łatwe do wywołania naprężenia termicznego . TSV TSV musi unikać warstwy metalowej, a istnieje wiele ograniczeń projektowych .

3. przez lastProces

Sekwencja procesu: TSV jest wytwarzany po zakończeniu CMOS Post-Process (BEOL), który jest podzielony na dwie podkategorie: wstępne i po wiązaniu:

Wiązanie przednich i tylnych przelotek: Po zakończeniu Beol TSV jest wytwarzany, a następnie wiór jest łączony i obniżony .

Po wiązaniu za pośrednictwem przelotek: Cienkie wafle są łączone przed wytworzeniem TSV, a połączenia międzywarstwowe są osiągane przez galwaniczne lub gorące wiązanie naciśnięcia .

Kluczowe funkcje:

Wybór materiału: Miedź to materiał wypełniający głównego nurtu, który obsługuje bezpośrednie wiązanie TSV (takie jak wiązanie Hot Cu-CU) i ma wysoką siłę połączenia .

Połączenie: TSVS można bezpośrednio połączyć między warstwami (e . g ., mn do mn), ale musi rozwiązać wyzwania związane z wytrawieniem warstwy dielektrycznej (e. g ., boczne rozszerzenie materiałów o niskim K) .}

Zalety: TSV jest elastyczne w lokalizacji, obsługuje heterogeniczne układanie układów i jest odpowiednie do integracji o dużej gęstości .

Ograniczenia: Proces trawienia jest złożony (musi penetrować wiele warstw dielektrycznych/krzemowych), a CMP musi być kompatybilny z końcową warstwą metalową, która jest kosztowna .

4. Podstawa porównania i wyboru procesu

Priorytet wydajności: Średnia dołka (miedziana TSV) jest odpowiednia do scenariuszy o dużej prędkości i niskiej mocy; Najpierw przez (Polysilicon/Tungsten) jest odpowiedni do kompatybilności procesu o wysokiej temperaturze .

Wrażliwe na koszty: proces przetwarzania może być prefabrykowany przez producentów opłat, aby zmniejszyć koszty opakowania . tył przez otwór musi być złożony złożony, a koszt jest wysoki .

Elastyczność projektu: Średnia VIA obsługuje wysokie metalowe połączenia, a tylne przelotki umożliwiają bezpośrednie wiązanie między warstwami, podczas gdy pierwsze przelotki są ograniczone do stałej pozycji .

Niezawodność: naprężenie termiczne pierwszego przez otwór jest niskie, problem z dyfuzją miedzi należy rozwiązać w środku przez otwór, a drugi przez dziurę musi optymalizować uszkodzenie trawienia warstwy dielektrycznej . Trzy typy procesów mają swoje własne zalety i niekorzystne informacje, a ich wymagają kompleksowo wybrane zgodnie z wymaganiami produktu.}}}}}}}}}}}}}}

Trójwymiarowe zintegrowane wiązanie obwodu

W obwodach zintegrowanych 3D metoda układania wiązania układu chip-to-chip bezpośrednio wpływa na gęstość połączeń, wydajność rozpraszania ciepła i złożoność procesu, i jest głównie podzielona na dwa tryby: od przodu do frontu (F2F) i od przodu do tyłu (F2B) .}

1. Stacking od przodu do twarzy

Cechy strukturalne: Górny układ jest odwracany twarzą w dół, a przód dolnego układu jest bezpośrednio związany, a warstwa urządzenia jest umieszczona naprzeciwko siebie .

Połączenia o wysokiej gęstości: oprócz TSV, górne i dolne układy mogą być bezpośrednio związane przez metalowe guzy, umożliwiając liczbę połączeń przekraczających limity TSV, upraszczając proces i poprawę niezawodności .

Elastyczność procesu: Górna matryca może być związana przed Downgaugingiem bez potrzeby wsparcia dysku wtórnego .

Główne ograniczenia:

Wyzwania termiczne: urządzenie ma małe odstępy warstwy i wysoką gęstość ciepła po integracji, więc konstrukcja rozpraszania ciepła należy wzmocnić .

Ograniczone wielowarstwowe rozszerzenie: Jeśli stos przekracza dwie warstwy, górny układ musi zostać przekonwertowany w tryb F2B, a połączenie metalowego nie można ciągle wykorzystać .

2. Stacking od przodu do tyłu (F2B)

Cechy strukturalne: Górny układ jest skierowany do góry, a dolny układ jest związany z tyłu, a warstwy urządzenia są ustawione sekwencyjnie .

Korzyści rdzeniowe: Optymalizacja odpływu ciepła: Podłoże krzemowe znajduje się między dwiema warstwami urządzeń w celu zwiększenia rozpraszania ciepła .

Kompatybilność wielowarstwowa: przepływ procesu można wielokrotnie rozszerzać i jest naturalnie odpowiedni do układania układów z trzema lub więcej warstwami .

Main limitations: Process complexity: The upper chip needs to be thinned in advance, and the disc needs to be assisted to prevent bending and deformation. The interconnect relies on TSV: The interlayer interconnection is completely determined by the number of TSVs, and it is difficult to achieve the bump-level interconnection density of F2F.

3. Podstawa wyboru metody stosu

Dwuwarstwowe stosowanie pierwszego f2f: zmaksymalizuj stosowanie połączeń metalowych, zmniejsz koszty i usprawniają procesy .

Obowiązkowe f2b dla trzech warstw i powyżej: zapewnia skalowalność procesu, ale można go połączyć z trybami hybrydowymi (e . g ., f2f dla pierwszych i ostatnich warstw, F2B dla warstwy środkowej) .

Wymagania funkcjonalne-określone aplikacje (e . g ., czujniki, integracja optoelektroniczna) mogą wymagać stałej orientacji, a metodę układania należy wybrać zgodnie z projektem funkcjonalnym .

F2F wyróżnia się przy gęstości i prostocie procesu, dzięki czemu nadaje się do układania dwupwariowego; F2B dominuje w złożonych integracji poprzez optymalizację termiczną i kompatybilność wielowarstwową, które można elastycznie połączyć, aby zrównoważyć wydajność i koszt .

Trójwymiarowe zintegrowane wiązanie obwodu

W produkcji obwodów zintegrowanych 3D wybór metody wiązania bezpośrednio wpływa na wydajność wydajności, kosztów i procesu, które są głównie podzielone na trzy tryby: Chip-to-Chip (D2D), Chip-to-Wafer (D2W) i opłatek do wafania (W2W) .}

Wiązanie ChIP-to-Chip (D2D)

Cechy podstawowe: Pojedynczy układ jest bezpośrednio związany z pojedynczym układem .

Korzyść:

Optymalizacja wydajności: nieudane układy można odrzucić przed wiązaniem, aby uniknąć niskiej wydajności wpływającej na ogólną wydajność .

Wysoka elastyczność: dostosuj się do układania układów o różnych rozmiarach, aby zmniejszyć marnotrawstwo małych układów .

Ograniczenia:

Niska wydajność: czasochłonne wiązanie ChIP-by-Chip, ograniczona dokładność wyrównania (zwykle 5 ~ 10 μm) . wrażliwe na koszty: odpowiednie dla małych partii lub układów o wysokiej wartości, wydajność produkcji na dużą skalę jest niewystarczająca .

Wiązanie Chip-to-Wafer (D2W)

Cechy podstawowe: Pojedynczy układ jest związany z kompletnym waflem .

Korzyść:

Ulepszona wydajność: układy są wielokrotnie związane po ustalaniu płytki, skracając czas ładowania .

Kontrola wydajności: zarówno płytki, jak i żetony mogą być wstępnie przetestowane, pominięcie obszarów awarii zmniejszenia kosztów .

Ograniczenia:

Ryzyko stresu termicznego: żetony i wióry muszą przejść wiele procesów o wysokiej temperaturze, co kwestionuje niezawodność .

Proces złożony: Wymagana jest precyzyjna kontrola współczynnika rozszerzalności cieplnej (CTE) między układem a waflem .

3. Wafer-to-Wafer (W2W)

Cechy podstawowe: jednorazowe wiązanie kompletnych waflów i kompletnych waflów . Zalety:

Najwyższa wydajność: Pełne wiązanie opłat w jednym wyrównaniu, odpowiednie do produkcji masowej .

Mniej proces termiczny: wymagany jest tylko jeden proces o wysokiej temperaturze, a ryzyko naprężenia termicznego jest niskie .

Ograniczenia:

Ryzyko wydajności: Brak wstępnego odkładania nieudanych układów doprowadzi do wzrostu ogólnych kosztów z powodu niskiej wydajności jednowarstwowej .

Limit wielkości: rozmiar górnych i dolnych dysków musi być ściśle dopasowany, w przeciwnym razie obszar zostanie zmarnowany .

4. Strategia wyboru metody wiązania

Scenariusze aplikacji D2D: wydajność układów ułożonych znacznie waha się, różnica wielkości jest znacząca lub wymagana jest dostosowana produkcja o niskiej objętości .

Zrównoważony wybór D2W: zrównoważona wydajność i kontrola wydajności, odpowiednie dla produkcji o średniej skali i scenariuszy o ścisłych wymaganiach dotyczących zarządzania termicznego .

W2W Priorytet wydajności: używany tylko wtedy, gdy rozmiar płytki jest dopasowany, a wydajność jest bardzo wysoka (e . g ., większa lub równa 99%), powszechnie występującym w homogenicznych stosach układów (e . g ., kubki pamięci) .}}}}}}}}}}}

Wybór metody wiązania powinien opierać się na kosztach, wydajności, stabilności termicznej i kompatybilności wymiarowej . w niewielkich układach lub scenariuszach o wysokiej wydajności, W2W może znacznie obniżyć koszty . w złożonych heterogenicznych integracji lub wrażliwych scenariuszach wrażliwych na wydajność w scenariuszach wrażliwych na wydajność wrażliwych